| ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py |
| ; RUN: sed 's/iXLen2/i64/g' %s | sed 's/XLen/32/g' |llc -mtriple=riscv32 -mattr=+m | \ |
| ; RUN: FileCheck %s --check-prefix=RV32 |
| ; RUN: sed 's/iXLen2/i128/g' %s | sed 's/XLen/64/g'| llc -mtriple=riscv64 -mattr=+m | \ |
| ; RUN: FileCheck %s --check-prefix=RV64 |
| |
| define iXLen2 @test_udiv_3(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_3: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: add a2, a0, a1 |
| ; RV32-NEXT: lui a3, 699051 |
| ; RV32-NEXT: sltu a4, a2, a0 |
| ; RV32-NEXT: addi a5, a3, -1365 |
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| ; RV32-NEXT: add a2, a2, a4 |
| ; RV32-NEXT: mulhu a4, a2, a5 |
| ; RV32-NEXT: srli a6, a4, 1 |
| ; RV32-NEXT: andi a4, a4, -2 |
| ; RV32-NEXT: add a4, a4, a6 |
| ; RV32-NEXT: sub a2, a2, a4 |
| ; RV32-NEXT: sub a4, a0, a2 |
| ; RV32-NEXT: sltu a0, a0, a2 |
| ; RV32-NEXT: mul a2, a4, a3 |
| ; RV32-NEXT: mulhu a3, a4, a5 |
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| ; RV32-NEXT: add a2, a3, a2 |
| ; RV32-NEXT: mul a1, a1, a5 |
| ; RV32-NEXT: add a1, a2, a1 |
| ; RV32-NEXT: mul a0, a4, a5 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_3: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: add a2, a0, a1 |
| ; RV64-NEXT: lui a3, 699051 |
| ; RV64-NEXT: lui a4, %hi(.LCPI0_0) |
| ; RV64-NEXT: sltu a5, a2, a0 |
| ; RV64-NEXT: addi a3, a3, -1365 |
| ; RV64-NEXT: ld a4, %lo(.LCPI0_0)(a4) |
| ; RV64-NEXT: add a2, a2, a5 |
| ; RV64-NEXT: slli a5, a3, 32 |
| ; RV64-NEXT: add a3, a3, a5 |
| ; RV64-NEXT: mulhu a5, a2, a3 |
| ; RV64-NEXT: srli a6, a5, 1 |
| ; RV64-NEXT: andi a5, a5, -2 |
| ; RV64-NEXT: add a5, a5, a6 |
| ; RV64-NEXT: sub a2, a2, a5 |
| ; RV64-NEXT: sub a5, a0, a2 |
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| ; RV64-NEXT: sub a1, a1, a0 |
| ; RV64-NEXT: add a2, a4, a2 |
| ; RV64-NEXT: mul a1, a1, a3 |
| ; RV64-NEXT: add a1, a2, a1 |
| ; RV64-NEXT: mul a0, a5, a3 |
| ; RV64-NEXT: ret |
| %a = udiv iXLen2 %x, 3 |
| ret iXLen2 %a |
| } |
| |
| define iXLen2 @test_udiv_5(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_5: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: add a2, a0, a1 |
| ; RV32-NEXT: lui a3, 838861 |
| ; RV32-NEXT: sltu a4, a2, a0 |
| ; RV32-NEXT: addi a5, a3, -819 |
| ; RV32-NEXT: addi a3, a3, -820 |
| ; RV32-NEXT: add a2, a2, a4 |
| ; RV32-NEXT: mulhu a4, a2, a5 |
| ; RV32-NEXT: srli a6, a4, 2 |
| ; RV32-NEXT: andi a4, a4, -4 |
| ; RV32-NEXT: add a4, a4, a6 |
| ; RV32-NEXT: sub a2, a2, a4 |
| ; RV32-NEXT: sub a4, a0, a2 |
| ; RV32-NEXT: sltu a0, a0, a2 |
| ; RV32-NEXT: mul a2, a4, a3 |
| ; RV32-NEXT: mulhu a3, a4, a5 |
| ; RV32-NEXT: sub a1, a1, a0 |
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| ; RV32-NEXT: mul a1, a1, a5 |
| ; RV32-NEXT: add a1, a2, a1 |
| ; RV32-NEXT: mul a0, a4, a5 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_5: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: add a2, a0, a1 |
| ; RV64-NEXT: lui a3, 838861 |
| ; RV64-NEXT: lui a4, %hi(.LCPI1_0) |
| ; RV64-NEXT: sltu a5, a2, a0 |
| ; RV64-NEXT: addi a3, a3, -819 |
| ; RV64-NEXT: ld a4, %lo(.LCPI1_0)(a4) |
| ; RV64-NEXT: add a2, a2, a5 |
| ; RV64-NEXT: slli a5, a3, 32 |
| ; RV64-NEXT: add a3, a3, a5 |
| ; RV64-NEXT: mulhu a5, a2, a3 |
| ; RV64-NEXT: srli a6, a5, 2 |
| ; RV64-NEXT: andi a5, a5, -4 |
| ; RV64-NEXT: add a5, a5, a6 |
| ; RV64-NEXT: sub a2, a2, a5 |
| ; RV64-NEXT: sub a5, a0, a2 |
| ; RV64-NEXT: sltu a0, a0, a2 |
| ; RV64-NEXT: mul a2, a5, a4 |
| ; RV64-NEXT: mulhu a4, a5, a3 |
| ; RV64-NEXT: sub a1, a1, a0 |
| ; RV64-NEXT: add a2, a4, a2 |
| ; RV64-NEXT: mul a1, a1, a3 |
| ; RV64-NEXT: add a1, a2, a1 |
| ; RV64-NEXT: mul a0, a5, a3 |
| ; RV64-NEXT: ret |
| %a = udiv iXLen2 %x, 5 |
| ret iXLen2 %a |
| } |
| |
| define iXLen2 @test_udiv_7(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_7: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: lui a2, 262144 |
| ; RV32-NEXT: slli a3, a1, 2 |
| ; RV32-NEXT: srli a4, a0, 30 |
| ; RV32-NEXT: srli a5, a1, 28 |
| ; RV32-NEXT: lui a6, 149797 |
| ; RV32-NEXT: or a3, a4, a3 |
| ; RV32-NEXT: lui a4, 449390 |
| ; RV32-NEXT: addi a2, a2, -1 |
| ; RV32-NEXT: and a3, a3, a2 |
| ; RV32-NEXT: and a2, a0, a2 |
| ; RV32-NEXT: add a2, a2, a3 |
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| ; RV32-NEXT: addi a6, a6, -1755 |
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| ; RV32-NEXT: mulhu a5, a2, a6 |
| ; RV32-NEXT: sub a6, a2, a5 |
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| ; RV32-NEXT: srli a5, a5, 2 |
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| ; RV32-NEXT: sub a5, a5, a6 |
| ; RV32-NEXT: add a2, a2, a5 |
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| ; RV32-NEXT: sltu a0, a0, a2 |
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| ; RV32-NEXT: mul a0, a5, a3 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_7: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: li a2, -1 |
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| ; RV64-NEXT: srli a5, a1, 56 |
| ; RV64-NEXT: lui a6, %hi(.LCPI2_0) |
| ; RV64-NEXT: or a3, a4, a3 |
| ; RV64-NEXT: lui a4, 748983 |
| ; RV64-NEXT: srli a2, a2, 4 |
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| ; RV64-NEXT: addi a4, a4, -585 |
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| ; RV64-NEXT: and a2, a0, a2 |
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| ; RV64-NEXT: slli a3, a4, 33 |
| ; RV64-NEXT: add a3, a4, a3 |
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| ; RV64-NEXT: mulhu a5, a2, a6 |
| ; RV64-NEXT: srli a5, a5, 1 |
| ; RV64-NEXT: slli a6, a5, 3 |
| ; RV64-NEXT: sub a5, a5, a6 |
| ; RV64-NEXT: add a2, a2, a5 |
| ; RV64-NEXT: sub a5, a0, a2 |
| ; RV64-NEXT: sltu a0, a0, a2 |
| ; RV64-NEXT: mul a2, a5, a4 |
| ; RV64-NEXT: mulhu a4, a5, a3 |
| ; RV64-NEXT: sub a1, a1, a0 |
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| ; RV64-NEXT: mul a1, a1, a3 |
| ; RV64-NEXT: add a1, a2, a1 |
| ; RV64-NEXT: mul a0, a5, a3 |
| ; RV64-NEXT: ret |
| %a = udiv iXLen2 %x, 7 |
| ret iXLen2 %a |
| } |
| |
| define iXLen2 @test_udiv_9(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_9: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: lui a2, 262144 |
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| ; RV32-NEXT: srli a4, a0, 30 |
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| ; RV32-NEXT: and a2, a0, a2 |
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| ; RV32-NEXT: sub a2, a2, a3 |
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| ; RV32-NEXT: sltu a0, a0, a2 |
| ; RV32-NEXT: mul a2, a3, a4 |
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| ; RV32-NEXT: mul a1, a1, a6 |
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| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_9: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: li a2, -1 |
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| ; RV64-NEXT: and a3, a3, a2 |
| ; RV64-NEXT: and a2, a0, a2 |
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| ; RV64-NEXT: mul a2, a5, a4 |
| ; RV64-NEXT: mulhu a4, a5, a3 |
| ; RV64-NEXT: sub a1, a1, a0 |
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| ; RV64-NEXT: mul a1, a1, a3 |
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| ; RV64-NEXT: mul a0, a5, a3 |
| ; RV64-NEXT: ret |
| %a = udiv iXLen2 %x, 9 |
| ret iXLen2 %a |
| } |
| |
| define iXLen2 @test_udiv_15(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_15: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: add a2, a0, a1 |
| ; RV32-NEXT: lui a3, 559241 |
| ; RV32-NEXT: lui a4, 978671 |
| ; RV32-NEXT: sltu a5, a2, a0 |
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| ; RV32-NEXT: addi a4, a4, -273 |
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| ; RV32-NEXT: mulhu a3, a2, a3 |
| ; RV32-NEXT: srli a3, a3, 3 |
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| ; RV32-NEXT: add a2, a2, a3 |
| ; RV32-NEXT: sub a3, a0, a2 |
| ; RV32-NEXT: sltu a0, a0, a2 |
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| ; RV32-NEXT: mulhu a5, a3, a4 |
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| ; RV32-NEXT: mul a1, a1, a4 |
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| ; RV32-NEXT: mul a0, a3, a4 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_15: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: add a2, a0, a1 |
| ; RV64-NEXT: lui a3, 559241 |
| ; RV64-NEXT: lui a4, %hi(.LCPI4_0) |
| ; RV64-NEXT: lui a5, 978671 |
| ; RV64-NEXT: sltu a6, a2, a0 |
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| ; RV64-NEXT: add a5, a5, a6 |
| ; RV64-NEXT: mulhu a3, a2, a3 |
| ; RV64-NEXT: srli a3, a3, 3 |
| ; RV64-NEXT: slli a6, a3, 4 |
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| ; RV64-NEXT: ret |
| %a = udiv iXLen2 %x, 15 |
| ret iXLen2 %a |
| } |
| |
| define iXLen2 @test_udiv_17(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_17: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: add a2, a0, a1 |
| ; RV32-NEXT: lui a3, 986895 |
| ; RV32-NEXT: sltu a4, a2, a0 |
| ; RV32-NEXT: addi a5, a3, 241 |
| ; RV32-NEXT: addi a3, a3, 240 |
| ; RV32-NEXT: add a2, a2, a4 |
| ; RV32-NEXT: mulhu a4, a2, a5 |
| ; RV32-NEXT: srli a6, a4, 4 |
| ; RV32-NEXT: andi a4, a4, -16 |
| ; RV32-NEXT: add a4, a4, a6 |
| ; RV32-NEXT: sub a2, a2, a4 |
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| ; RV32-NEXT: mul a2, a4, a3 |
| ; RV32-NEXT: mulhu a3, a4, a5 |
| ; RV32-NEXT: sub a1, a1, a0 |
| ; RV32-NEXT: add a2, a3, a2 |
| ; RV32-NEXT: mul a1, a1, a5 |
| ; RV32-NEXT: add a1, a2, a1 |
| ; RV32-NEXT: mul a0, a4, a5 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_17: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: add a2, a0, a1 |
| ; RV64-NEXT: lui a3, 986895 |
| ; RV64-NEXT: lui a4, %hi(.LCPI5_0) |
| ; RV64-NEXT: sltu a5, a2, a0 |
| ; RV64-NEXT: addi a3, a3, 241 |
| ; RV64-NEXT: ld a4, %lo(.LCPI5_0)(a4) |
| ; RV64-NEXT: add a2, a2, a5 |
| ; RV64-NEXT: slli a5, a3, 32 |
| ; RV64-NEXT: add a3, a3, a5 |
| ; RV64-NEXT: mulhu a5, a2, a3 |
| ; RV64-NEXT: srli a6, a5, 4 |
| ; RV64-NEXT: andi a5, a5, -16 |
| ; RV64-NEXT: add a5, a5, a6 |
| ; RV64-NEXT: sub a2, a2, a5 |
| ; RV64-NEXT: sub a5, a0, a2 |
| ; RV64-NEXT: sltu a0, a0, a2 |
| ; RV64-NEXT: mul a2, a5, a4 |
| ; RV64-NEXT: mulhu a4, a5, a3 |
| ; RV64-NEXT: sub a1, a1, a0 |
| ; RV64-NEXT: add a2, a4, a2 |
| ; RV64-NEXT: mul a1, a1, a3 |
| ; RV64-NEXT: add a1, a2, a1 |
| ; RV64-NEXT: mul a0, a5, a3 |
| ; RV64-NEXT: ret |
| %a = udiv iXLen2 %x, 17 |
| ret iXLen2 %a |
| } |
| |
| define iXLen2 @test_udiv_255(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_255: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: add a2, a0, a1 |
| ; RV32-NEXT: lui a3, 526344 |
| ; RV32-NEXT: lui a4, 1044464 |
| ; RV32-NEXT: sltu a5, a2, a0 |
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| ; RV32-NEXT: addi a6, a4, -258 |
| ; RV32-NEXT: addi a4, a4, -257 |
| ; RV32-NEXT: add a2, a2, a5 |
| ; RV32-NEXT: mulhu a3, a2, a3 |
| ; RV32-NEXT: srli a3, a3, 7 |
| ; RV32-NEXT: slli a5, a3, 8 |
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| ; RV32-NEXT: mul a0, a3, a4 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_255: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: add a2, a0, a1 |
| ; RV64-NEXT: lui a3, 526344 |
| ; RV64-NEXT: lui a4, %hi(.LCPI6_0) |
| ; RV64-NEXT: lui a5, 1044464 |
| ; RV64-NEXT: sltu a6, a2, a0 |
| ; RV64-NEXT: addi a3, a3, 129 |
| ; RV64-NEXT: ld a4, %lo(.LCPI6_0)(a4) |
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| define iXLen2 @test_udiv_3_shl_32(iXLen2 %x) nounwind { |
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| ret iXLen2 %a |
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| ; Divisor: 7 * 2^60 (has 60 trailing zeros, > HBitWidth for RV32) |
| define iXLen2 @test_udiv_7_shl_60(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_7_shl_60: |
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| ; RV64-LABEL: test_udiv_7_shl_60: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: slli a2, a1, 4 |
| ; RV64-NEXT: srli a0, a0, 60 |
| ; RV64-NEXT: srli a3, a1, 56 |
| ; RV64-NEXT: lui a4, %hi(.LCPI13_0) |
| ; RV64-NEXT: lui a5, %hi(.LCPI13_1) |
| ; RV64-NEXT: lui a6, 748983 |
| ; RV64-NEXT: srli a1, a1, 60 |
| ; RV64-NEXT: or a0, a0, a2 |
| ; RV64-NEXT: ld a2, %lo(.LCPI13_0)(a4) |
| ; RV64-NEXT: ld a4, %lo(.LCPI13_1)(a5) |
| ; RV64-NEXT: addi a5, a6, -585 |
| ; RV64-NEXT: slli a6, a5, 33 |
| ; RV64-NEXT: add a5, a5, a6 |
| ; RV64-NEXT: slli a6, a0, 4 |
| ; RV64-NEXT: srli a6, a6, 4 |
| ; RV64-NEXT: add a3, a6, a3 |
| ; RV64-NEXT: mulhu a2, a3, a2 |
| ; RV64-NEXT: slli a6, a2, 3 |
| ; RV64-NEXT: sub a2, a2, a6 |
| ; RV64-NEXT: add a2, a3, a2 |
| ; RV64-NEXT: sub a3, a0, a2 |
| ; RV64-NEXT: sltu a0, a0, a2 |
| ; RV64-NEXT: mul a2, a3, a4 |
| ; RV64-NEXT: mulhu a4, a3, a5 |
| ; RV64-NEXT: sub a1, a1, a0 |
| ; RV64-NEXT: add a2, a4, a2 |
| ; RV64-NEXT: mul a1, a1, a5 |
| ; RV64-NEXT: add a1, a2, a1 |
| ; RV64-NEXT: mul a0, a3, a5 |
| ; RV64-NEXT: ret |
| %a = udiv iXLen2 %x, u0x7000000000000000 |
| ret iXLen2 %a |
| } |
| |
| ; Divisor: 37 * 2^XLen (has XLen trailing zeros) |
| define iXLen2 @test_udiv_37_shl_XL(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_udiv_37_shl_XL: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: srli a0, a1, 18 |
| ; RV32-NEXT: slli a2, a1, 14 |
| ; RV32-NEXT: lui a3, 64 |
| ; RV32-NEXT: lui a4, 765177 |
| ; RV32-NEXT: li a5, 37 |
| ; RV32-NEXT: srli a2, a2, 14 |
| ; RV32-NEXT: sub a2, a2, a0 |
| ; RV32-NEXT: lui a0, 85020 |
| ; RV32-NEXT: addi a3, a3, 1 |
| ; RV32-NEXT: addi a4, a4, 333 |
| ; RV32-NEXT: add a2, a2, a3 |
| ; RV32-NEXT: mulhu a3, a2, a4 |
| ; RV32-NEXT: sub a4, a2, a3 |
| ; RV32-NEXT: srli a4, a4, 1 |
| ; RV32-NEXT: add a3, a4, a3 |
| ; RV32-NEXT: lui a4, 595138 |
| ; RV32-NEXT: addi a0, a0, -1329 |
| ; RV32-NEXT: addi a4, a4, -1107 |
| ; RV32-NEXT: srli a3, a3, 5 |
| ; RV32-NEXT: mul a3, a3, a5 |
| ; RV32-NEXT: sub a2, a2, a3 |
| ; RV32-NEXT: sub a3, a1, a2 |
| ; RV32-NEXT: sltu a1, a1, a2 |
| ; RV32-NEXT: mul a0, a3, a0 |
| ; RV32-NEXT: mulhu a2, a3, a4 |
| ; RV32-NEXT: neg a1, a1 |
| ; RV32-NEXT: add a0, a2, a0 |
| ; RV32-NEXT: mul a1, a1, a4 |
| ; RV32-NEXT: add a1, a0, a1 |
| ; RV32-NEXT: mul a0, a3, a4 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_udiv_37_shl_XL: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: srli a0, a1, 36 |
| ; RV64-NEXT: slli a2, a1, 28 |
| ; RV64-NEXT: lui a3, %hi(.LCPI14_0) |
| ; RV64-NEXT: li a4, 37 |
| ; RV64-NEXT: lui a5, 595138 |
| ; RV64-NEXT: srli a2, a2, 28 |
| ; RV64-NEXT: ld a3, %lo(.LCPI14_0)(a3) |
| ; RV64-NEXT: addi a5, a5, -1107 |
| ; RV64-NEXT: add a0, a2, a0 |
| ; RV64-NEXT: slli a2, a5, 36 |
| ; RV64-NEXT: add a2, a5, a2 |
| ; RV64-NEXT: lui a5, %hi(.LCPI14_1) |
| ; RV64-NEXT: ld a5, %lo(.LCPI14_1)(a5) |
| ; RV64-NEXT: mulhu a3, a0, a3 |
| ; RV64-NEXT: mul a3, a3, a4 |
| ; RV64-NEXT: sub a0, a0, a3 |
| ; RV64-NEXT: sub a3, a1, a0 |
| ; RV64-NEXT: sltu a0, a1, a0 |
| ; RV64-NEXT: mul a1, a3, a5 |
| ; RV64-NEXT: mulhu a4, a3, a2 |
| ; RV64-NEXT: neg a0, a0 |
| ; RV64-NEXT: add a1, a4, a1 |
| ; RV64-NEXT: mul a0, a0, a2 |
| ; RV64-NEXT: add a1, a1, a0 |
| ; RV64-NEXT: mul a0, a3, a2 |
| ; RV64-NEXT: ret |
| %a = shl iXLen2 37, XLen |
| %b = udiv iXLen2 %x, %a |
| ret iXLen2 %b |
| } |
| |
| ; Divisor: 3 * 2^(XLen+5) (has XLen+5 trailing zeros) |
| define iXLen2 @test_urem_3_shl_XLplus5(iXLen2 %x) nounwind { |
| ; RV32-LABEL: test_urem_3_shl_XLplus5: |
| ; RV32: # %bb.0: |
| ; RV32-NEXT: srli a2, a1, 5 |
| ; RV32-NEXT: lui a3, 349525 |
| ; RV32-NEXT: addi a3, a3, 1366 |
| ; RV32-NEXT: mulhu a3, a2, a3 |
| ; RV32-NEXT: slli a4, a3, 1 |
| ; RV32-NEXT: sub a2, a2, a3 |
| ; RV32-NEXT: sub a2, a2, a4 |
| ; RV32-NEXT: slli a2, a2, 5 |
| ; RV32-NEXT: andi a1, a1, 31 |
| ; RV32-NEXT: or a1, a2, a1 |
| ; RV32-NEXT: ret |
| ; |
| ; RV64-LABEL: test_urem_3_shl_XLplus5: |
| ; RV64: # %bb.0: |
| ; RV64-NEXT: lui a2, %hi(.LCPI15_0) |
| ; RV64-NEXT: ld a2, %lo(.LCPI15_0)(a2) |
| ; RV64-NEXT: srli a3, a1, 5 |
| ; RV64-NEXT: mulhu a2, a3, a2 |
| ; RV64-NEXT: slli a4, a2, 1 |
| ; RV64-NEXT: sub a3, a3, a2 |
| ; RV64-NEXT: sub a3, a3, a4 |
| ; RV64-NEXT: slli a3, a3, 5 |
| ; RV64-NEXT: andi a1, a1, 31 |
| ; RV64-NEXT: or a1, a3, a1 |
| ; RV64-NEXT: ret |
| %a = shl iXLen2 96, XLen |
| %b = urem iXLen2 %x, %a |
| ret iXLen2 %b |
| } |
