llvm/test/CodeGen/SystemZ/vec-abi-05.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py UTC_ARGS: --version 6
; RUN: llc < %s -mtriple=s390x-linux-gnu -mcpu=z16 | FileCheck %s
;
; Test handling of fp16 IR vector arguments for z16 (with vector support).

define <1 x half> @pass_half_1(<1 x half> %Dummy, <1 x half> %Arg) {
; CHECK-LABEL: pass_half_1:
; CHECK:       # %bb.0:
; CHECK-NEXT:    vlr %v24, %v26
; CHECK-NEXT:    br %r14
  ret <1 x half> %Arg
}

define <4 x half> @pass_half_4(<1 x half> %Dummy, <4 x half> %Arg) {
; CHECK-LABEL: pass_half_4:
; CHECK:       # %bb.0:
; CHECK-NEXT:    vlr %v24, %v26
; CHECK-NEXT:    br %r14
  ret <4 x half> %Arg
}

define <8 x half> @pass_half_8(<1 x half> %Dummy, <8 x half> %Arg) {
; CHECK-LABEL: pass_half_8:
; CHECK:       # %bb.0:
; CHECK-NEXT:    vlr %v24, %v26
; CHECK-NEXT:    br %r14
  ret <8 x half> %Arg
}

define <16 x half> @pass_half_16(<1 x half> %Dummy, <16 x half> %Arg) {
; CHECK-LABEL: pass_half_16:
; CHECK:       # %bb.0:
; CHECK-NEXT:    vlr %v24, %v26
; CHECK-NEXT:    vlr %v26, %v28
; CHECK-NEXT:    br %r14
  ret <16 x half> %Arg
}

define <24 x half> @pass_half_24(<1 x half> %Dummy, <24 x half> %Arg) {
; CHECK-LABEL: pass_half_24:
; CHECK:       # %bb.0:
; CHECK-NEXT:    vlr %v24, %v26
; CHECK-NEXT:    vlr %v26, %v28
; CHECK-NEXT:    vlr %v28, %v30
; CHECK-NEXT:    br %r14
  ret <24 x half> %Arg
}

define <72 x half> @pass_half_72(<72 x half> %Arg) {
; CHECK-LABEL: pass_half_72:
; CHECK:       # %bb.0:
; CHECK-NEXT:    vl %v0, 160(%r15), 3
; CHECK-NEXT:    vst %v0, 128(%r2), 4
; CHECK-NEXT:    vst %v31, 112(%r2), 4
; CHECK-NEXT:    vst %v29, 96(%r2), 4
; CHECK-NEXT:    vst %v27, 80(%r2), 4
; CHECK-NEXT:    vst %v25, 64(%r2), 4
; CHECK-NEXT:    vst %v30, 48(%r2), 4
; CHECK-NEXT:    vst %v28, 32(%r2), 4
; CHECK-NEXT:    vst %v26, 16(%r2), 4
; CHECK-NEXT:    vst %v24, 0(%r2), 4
; CHECK-NEXT:    br %r14
  ret <72 x half> %Arg
}